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　　业界初次进军细间距多芯片封装，操纵带有硅通孔(TSV) 的硅中介层来完成明显的机能提拔，虽然它在高频（4Ghz至 6 GHz）方面遭到限定，而且硅中介层的本钱很高

　　业界初次进军细间距多芯片封装，操纵带有硅通孔(TSV) 的硅中介层来完成明显的机能提拔，虽然它在高频（4Ghz至 6 GHz）方面遭到限定，而且硅中介层的本钱很高。这刺激了替换计划的创立，比方桥接器和基板上的高密度扇出，每种计划都有其长处和缺陷。

　　进步主动化程度另有助于进步质量并收缩配合开辟工夫。“关于基板设想案例，凡是您有一个 APD 文件，它会天生 Gerber 文件，然后您就可以够对其停止布线，”ASE 的 Cao 说。“可是高密度 RDL [从头散布层] 设想怎样？”

　　其他缺点是近来才呈现的。“低 k 裂纹愈来愈多地呈现，”Ansys 的 Sherlock 初级首席使用工程师 Kelly Morgan 说道。“在这类状况下，焊料在 230°C 阁下的温度下凝固，低 k 电介质和焊料之间的 CTE 不婚配会在互连上发生力矩，从而对超低 k 层施加拉应力，从而招致裂痕。”

　　与现有的倒装芯片封装办法比拟，扇出封装在更小、更薄的占空中积内供给了杰出的电气和热机能。高密度扇出 RDL 有两品种型：芯片先行和芯片后行。二者仅略有差别，但各有其长处和缺陷。

　　“在先辈封装中，我们需求一种十分高密度的互保持构来将一切这些工具分离在一同——实践上是在棍骗体系，让它以为它仍旧集成在一个芯片上，虽然有多个芯片毗连在一同，IMEC院士、研发副总裁兼 3D 体系集成项目总监Eric Beyne 说。“现在，我们破费了大批精神测验考试利用 HBM、BoW或 UCIe 来尺度化芯片之间的通讯。这些尺度需求为硅中介层、硅桥和高密度 RDL 等手艺怎样分离在一同供给指点，由于你需求十分十分高密度的互连来使它们以低功耗事情。”

　　为了消费具有多个小芯片的高产量模块，芯片制作商正在扩大示有工艺，充实操纵扇出和嵌入式设置。他们还开端处理先辈封装的设想应战产品设计流程8个步骤，这需求相称于 PDK 的组装历程。

　　为了寻求“逾越摩尔”和更高程度的集成，先辈的封装选项不竭出现。它已成为很多高密度互连会聚的处所一样平常糊口中的科技产物带来的便当，也是很多新的和熟习的成绩需求处理的处所。

　　“比方，假如我们接纳更小的间距毗连一样平常糊口中的科技产物带来的便当，我们能够接纳 20μm 间距，而不是接纳 60μm 间距的凸块，”imec 的 Beyne 说道最新的科技产物引见。“这立刻将分外布线的长度和芯全面积削减了三倍。”

　　与微凸块缩放相干的产量限定鼓舞了间接毗连铜焊盘的混淆键合工艺的开辟。但混淆键合的高本钱和庞大性正在鼓舞研发工程师专注于制作更小的凸块。Imec 估计，利用带有晶圆级底部添补的半加成铜微凸块计划，能够从现今约 35μm 的节距限定开展到 20μm 程度。关于 10μm 以下的尺寸一样平常糊口中的科技产物带来的便当，利用锡凸块和 Cu/Sn 焊盘制作焊盘到凸块毗连。

　　这需求各类设想、制作和封装历程尽能够主动化，以便工程师能够专注于新的设想和功用，而不是将所偶然间都花在明天更像是一系列包罗大批零丁组件的一次性封装上。

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　　其别人也赞成。“当我们设想芯片时，我们会按照从代工场得到的 PDK 停止设想。代工场投资了一个工艺设想套件，它为我们供给了 ASIC 设想职员所需的数据，协助我们理解手艺是甚么。” Cadence 公司定制 IC 和 PCB 部分产物办理组总监John Park说道。“我们得到了库、签核设想划定规矩和毗连考证信息。我们晓得，不管我们要缔造甚么，我们都可以在供给 PDK 的晶圆厂内组装该产物，由于他们在指点我们。我们的包装里没有这个。”

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　　跟着集成应战如今逾越设想、制作、测试和组装，Cadence、UMC、Winbond 和 ASE 之间的协作同伴干系能够会变得愈加遍及。业界将使小芯片集成在封装中成为理想，即便小芯片来自差别的装备制作商。但这是工夫成绩。

　　因为 90% 的热量来自半导体，因而导热界面质料 (TIM) 凡是夹在封装和散热器之间，为体系中的热通报供给优良的热途径。TIM 既能够散热，也能够吸取在装配加工和现场利用的温度变革时期因芯片、基板和集成散热器和散热器（盖）的 CTE 不婚配而发生的一些应变。

　　起首在芯片中，将热开释胶带粘贴到载体晶圆上，然后拾取已知优良的芯片 (KGD) 并将其安排在载体上。接下来，包覆成型以后是载体开释、RDL 构成产品设计流程8个步骤、焊料凸点，然后是朋分。起首在 RDL 中，再次起首堆积开释层，然后堆积 RDL。接下来是已知的优良芯片定位，然后是包覆成型工艺、载体开释、焊球堆积和朋分。

　　Ansys产物营销总监 Marc Swinnen 暗示：“如今有许多许多的毗连，即便是在一般的 2.5D 设想中，也很简单包罗 400,000 到 500,000 个凸块。” “由于这些是微凸块，它们没法接受很大的剪切应力。您经由过程这些微凸块将 100 瓦的功率输入到此中一些芯片中，但您不会将其局部经由过程一个微凸块发送。您能够有一个 100 x 100 的地区，它们并行承载一切电力。可是，假如存在一些小成绩，比方凸块浮泛或毗连变窄，一旦变热，焊料就会硬化，而且假如没有充足的支持，全部组件就会因差别的热收缩而开端翘曲和挪动。其牢靠性是一个宏大的成绩。公司需求对这些 3D 组件在热应力和机器应力下的翘曲和蜿蜒停止机器模仿，这对现场的牢靠性和预期寿命有间接影响。”

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　　焊接在先辈节点上既带来了应战，也带来理解决计划。人们遍及以为，在 10μm 节距以下，业界必需利用混淆键合来毗连铜-铜焊盘。

　　结合开辟关于使封装中的小芯片阐扬感化仿佛相当主要，特别是在组合来自差别公司的芯片时。“我们的一名客户说得很好：“没有生成的 3D 工程师。一切 2D 工程师都必需在一夜之间成为 2.5D 和 3D 工程师，”Synopsys产物办理初级总监 Shekhar Kapoor说道。“在 SoC 范畴，多年来曾经开辟出一些办法、参考流程和 PDK，我们曾经风俗用它们来停止设想。当你把一切这些部门放在一同时，你不克不及将其视为封装职员的成绩或硅工程师的成绩。你们必需开端一同审阅它。”

　　互连正在深化研讨用于从头散布层的 2μm 线和空间机制，而在先辈的硅中介层中，则接纳 0.65μm 来满意高带宽请求。

　　那末为何 OSAT 供给这两种工艺呢？“芯片优先办法能够供给稍高的机能，由于芯片旌旗灯号间接毗连到 RDL 层。但良率成绩能够会促使我们做出利用芯片最初 FOWLP 的详细决议，”日月光的 Cao 说道。“今朝最小的微凸块间距为55至40μm，35μm正在开辟中。但起首接纳芯片，就不需求微凸块，因而芯片间间距能够减小至 25μm。”

　　“当我们思索封装范畴的牢靠性时，我们老是会思索温度轮回，”Amkor 的 Kelly 说。“热收缩系数存在差别，这会在冷却和加热时发生压力。凡是，芯片尽能够接近，由于您不想让中介层变得比它必需的更大，由于这是一个本钱身分。因而，模具很好看到不异的热汗青。”

　　在初始设想阶段招考虑热和机器特性一样平常糊口中的科技产物带来的便当，以最好天文解封装体系的机能，出格是在温度、振动或卑劣情况颠簸前提下接受压力时。比方，虽然两个并排安排的芯片能够会停止差别的热熬炼，但它们相互接近会招致它们表示类似。

　　因为互连办法正在发作变革，就像混淆键合一样，在先辈封装上线的同时，各公司正在结合起来处理制作成绩。比方，UMC 正在与 Cadence、Winbond、Faraday 和 ASE 协作开辟 W2W（晶圆到晶圆）3D-IC 平台。经由过程分离供给商之间的设想、制作、3D-IC、测试和封装专业常识一样平常糊口中的科技产物带来的便当，该团体旨在增长 3D 应战，包罗垂直集成的设想流程、晶圆到晶圆混淆键合的瞄准和颠末考证的测试和组装途径用于 3D 堆叠。该项目标目的是包罗体系级考证的端到端处理计划。

　　在现今的先辈封装中，热建模有助于表征潜伏的毛病点，但这并非一个新成绩。“假如你回到 10,000 英尺的高度并察看普通的电子体系，就会发明毛病的两大缘故原由是热量和互连毛病，”Ansys 的 Swinnen 说道。“固然，它们是相干的。热量经常招致互连毛病。因而，互连从一开端就是电子设想中的一个缺点。”

　　但先辈封装的协同设想最幸亏利用本人的芯片和封装的公司（比方台积电、英特尔和联华电子）内停止优化。究竟上，内部开辟的小芯片和封装是多量量消费中次要的先辈封装。

　　小芯片集成封装更高密度互连的开展正在催生更多可扩大的办法，包罗微凸块缩放和混淆键合。但每一个封装素质上都是定制的，这大大增长了设想方面所需的工程事情量。跟着业界愈来愈熟习硅和有机中介层、RDL 扇出和嵌入式选项之间的可用选项，牢靠性（特别是与热和机器阐发相干的牢靠性）成为优先思索的事项。

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　　TIM 有多种质料处理计划，包罗粘合剂、凝胶和光滑脂。大大都 TIM 由聚合物基构成，比方环氧树脂或硅树脂产品设计流程8个步骤，和铝、氧化铝、氧化锌或银等导电填料。这些质料的长处是伸长率高、加工性好。遗憾的是，这些 TIM 质料的热导率仅限于 10 W/mK 阁下。工程师正在评价更具导电性的质料，比方镓铟和镓铟锡合金和石墨烯，以改良 TIM 手艺。以至金属 TIM 也被普遍思索最新的科技产物引见，出格是用于高功率使用。

　　先辈封装中架构的丰硕性和失利的高本钱鼓舞器件设想流程和封装厂之间更亲密的协作。EDA 公司和 OSAT 正在开辟合作设想东西集，以进步封装机能、低落本钱并收缩集成封装的上市工夫。

　　ASE 的RDL设想流程利用三个主动布线步调。“我们操纵封装设想东西来优化 RDL 设想，”她说。“以后，您天生 GDS 文件最新的科技产物引见。然后，从 GDS 文件中停止 LVS（规划与道理图）查抄和 DRC（设想划定规矩查抄），最初您将利用主动掩模设想东西天生掩模产品设计流程8个步骤。我们的办法能够经由过程利用主动布线%。”

　　在半导体范畴，当触及到差别的质料堆叠时，质料之间的相对 CTE 不婚配老是惹起使人头痛的成绩。但关于基板上的多个封装，出格是在非对称规划中，CTE 不婚配会招致更严峻的成绩。

　　行业道路图展现了一种混淆键合办法，比方间距低于 10μm 的铜对铜间接键合。热压接合 (TCB) 有助于完成具有必然翘曲的高质量焊料接合，虽然紧缩有助于克制固有的翘曲。具有 NCP/NCF（非导电浆料/薄膜）的 TCB 有助于处理大芯片/小间距/毛细管底部添补或预点胶底部添补的应战。

　　为了优化封装机能，器件制作商正在专注于优化各类架构中的芯片到芯片和芯片到封装互连，不管是利用微凸块、混淆键合和桥垂直构建，仍是利用扇出从头散布层程度构建。决议怎样和在那边构成互连已成为封装集成的主要构成部门。

　　“设想东西愈来愈靠近将其了解为单一设想，” Amkor Technology的小芯片/FCBGA 集成副总裁 Mike Kelly 说道。“我们已经有一个单芯片，你能够完成一切的计时和签核，由于你在一个单芯片内部，每一个人都晓得发作了甚么。利用先辈封装，您仍旧需求思索时序身分，当您具有多个芯片时，您需求可以签核。3D 增长了另外一个元素，由于在物理天下中我们很简单将包装视为三维的。可是，您怎样将其笼统为您晓得与 Verilog 或 IC 设想东西兼容的工具。我不会说它已 100% 筹办停当，但大客户正在使其阐扬感化。”

　　一个能够的缺陷是，当间距变得更细时，在铜尖端和芯片焊盘之间强迫 TCB 中的焊料的性子能够会招致焊料凸起，从而招致短路。

　　“小芯片和异构集成已成为枢纽鞭策身分，”日月光初级总监曹立宏（音译）暗示。“我们看到市场正在发作新的打破一样平常糊口中的科技产物带来的便当。有效于 HPC 的 2.5D 硅 TSV 集成，另有高密度扇出 RDL 和桥，和利用 3D 微凸块和混淆键合完成极高密度的芯片到芯片毗连。”

　　热收缩系数是应力温度的反函数。最好 CTE 婚配是硅与硅（晶圆混淆键合）或硅与硅中介层（SiO 2 /铜）之间的婚配。硅 (2.5 ppm/K) 和有机中介层 (BT，CTE = 15-16 ppm/K) 之间的 CTE 不婚配很大。

　　关于高机能使用，芯片之间的高带宽相当主要。“假如你在两个芯片之间停止更高带宽的互连，它常常是一个宽的、低功耗的接口最新的科技产物引见，因而你需求一个相称高密度的中介层来完成这一点，”。Amkor Technology 的 FCBGA 集成小芯片/芯片副总裁 Mike Kelly 说。“这多是封装行业的次要区分最新的科技产物引见。您如今需求一个真正高密度的集成计划，许可您毗连芯片，如许就不会丧失功用机能。”